ARM Cortex-A 및 Cortex-M 간 Inter-Processor Interrupt (IPI) 및 Mailbox IP 레지스터 레벨 분석

비대칭형 멀티프로세싱(AMP) 환경에서 Inter-Processor Interrupt (IPI) 및 Mailbox IP 도입 배경

모던 이기종 멀티코어(AMP) 시스템 아키텍처에서 고성능 애플리케이션을 구동하는 ARM Cortex-A 코어와 실시간 제어를 담당하는 ARM Cortex-M 코어는 독립된 운영체제를 실행합니다. 두 프로세서가 물리 메모리 공간을 공유하며 데이터를 교환하기 위해서는 상대방 코어에게 데이터가 준비되었음을 알리는 물리적인 통지 메커니즘이 필요합니다. 폴링(Polling) 방식을 사용하면 프로세서 자원이 낭비되고 반응 속도가 지연됩니다. 따라서 하드웨어 수준에서 신호를 전송하는 Inter-Processor Interrupt (IPI) 및 전용 Mailbox IP 하드웨어 사용이 이점이 있습니다. 본 제어 가이드에서는 하드웨어 메일박스를 통한 코어 간 단방향 노크 메커니즘을 규명하고, 레지스터 레벨에서의 인터럽트 트리거(Trigger) 및 클리어(Clear) 과정을 분석합니다.

하드웨어 Mailbox IP 및 Inter-Processor Interrupt (IPI) 동기화 핵심 요약

• 물리적 신호 라우팅(Physical Signal Routing): Mailbox IP 하드웨어는 송신 코어가 특정 제어 레지스터에 값을 작성하면, 수신 코어의 인터럽트 라인(GIC 또는 NVIC)으로 물리적 하드웨어 신호를 직접 구동합니다.

• 레지스터 기반 트리거 및 클리어(Register-Based Trigger and Clear): 송신 프로세서는 Interrupt Trigger Register를 설정하여 하위 코어를 깨우고, 수신 프로세서는 인터럽트 서비스 루틴(ISR) 내부에서 Interrupt Clear Register를 조작하여 신호를 해제해야 무한 루프 락업(Lock-up)을 방지할 수 있습니다.

• 공유 메모리 동기화(Shared Memory Synchronization): Mailbox 통신은 데이터 포인터나 상태 플래그를 전달하는 '노크(Knock)' 역할만 수행하며, 실제 대용량 데이터는 VirtIO 기반 Shared Memory 영역을 통해 전달됩니다.

하드웨어 Mailbox IP 아키텍처 및 레지스터 레벨 제어 메커니즘 상세 분석

Inter-Processor Interrupt (IPI) 및 Mailbox IP 하드웨어 구조 비교

이기종 시스템 온 칩(SoC) 내부에서 Mailbox IP는 독립된 하드웨어 블록으로 존재합니다. 이 블록은 각 코어의 버스 매트릭스에 연결되어 있으며 전용 레지스터 세트를 가집니다. 대표적인 하드웨어 아키텍처로 STM32 시리즈의 HSEM(Hardware Semaphore), NXP의 MU(Messaging Unit), TI의 Mailbox IP 등이 있습니다. 다음 표는 일반적인 Mailbox IP의 송수신 구성 요소를 비교 분석한 것입니다.

구성 요소 (Component)	송신 프로세서 관점 (Target: Cortex-A)	수신 프로세서 관점 (Target: Cortex-M)
제어 레지스터 (Registers)	Interrupt Trigger Register, Status Register	Interrupt Status Register, Interrupt Clear Register
물리적 신호 체계 (Signal)	하드웨어 버스를 통한 레지스터 쓰기 트랜잭션	하드웨어 인터럽트 라인 트리거 (GIC / NVIC 연결)
핵심 역할 (Core Role)	메시지 생성 및 통지 플래그 인서트	인터럽트 백터 감지 및 ISR 내 레지스터 해제

레지스터 레벨에서의 인터럽트 트리거(Trigger) 및 클리어(Clear) 시퀀스

Mailbox 통신의 전체 시퀀스는 송신 코어의 레지스터 쓰기로 시작하여 수신 코어의 레지스터 클리어로 마감됩니다. 하드웨어 내부 레지스터 주소 공간이 0x40020000으로 매핑되어 있다고 가정할 때, 제어 프레임워크의 상세 동작 원리는 다음과 같습니다.

송신 프로세서(Cortex-A)가 공유 메모리에 데이터를 작성하고 메모리 배리어(Memory Barrier) 명령어를 실행합니다.

송신 프로세서가 Mailbox의 MAILBOX_CH0_TRIG 레지스터에 특정 비트 플래그를 세트합니다.

Mailbox 하드웨어 제어 로직이 물리 신호를 구동하여 수신 프로세서(Cortex-M)의 NVIC(Nested Vectored Interrupt Controller) 입력 라인으로 인터럽트를 전송합니다.

수신 프로세서가 인터럽트를 접수하고 지정된 ISR을 실행합니다.

수신 프로세서가 인터럽트 핸들러 내부에서 Mailbox의 MAILBOX_CH0_CLR 레지스터를 조작하여 해당 인터럽트 소스를 클리어합니다. 이 과정을 생략하면 수신 코어는 ISR을 빠져나온 직후 동일한 인터럽트로 인해 다시 락업 상태에 빠집니다.

다음 코드는 하드웨어 메일박스를 제어하는 드라이버 계층의 가상 소스코드 예제입니다.

#define MAILBOX_BASE_ADDR      0x40020000
#define MAILBOX_CH0_TRIG      (*(volatile unsigned int *)(MAILBOX_BASE_ADDR + 0x00))
#define MAILBOX_CH0_STAT      (*(volatile unsigned int *)(MAILBOX_BASE_ADDR + 0x04))
#define MAILBOX_CH0_CLR       (*(volatile unsigned int *)(MAILBOX_BASE_ADDR + 0x08))

/* Master Processor (Cortex-A) Side: Triggering the notification */
void Mailbox_Trigger_Notification(unsigned int message_id)
{
    /* Data synchronization barrier to ensure memory writes are completed */
    __asm__ volatile("dsb sy" ::: "memory");

    /* Write message identifier to the trigger register to generate IPI */
    MAILBOX_CH0_TRIG = message_id;
}

/* Remote Processor (Cortex-M) Side: Interrupt Service Routine */
void Mailbox_CH0_IRQHandler(void)
{
    unsigned int status;

    /* Read the current interrupt status register */
    status = MAILBOX_CH0_STAT;

    if (status != 0)
    {
        /* Process the received message or pointer event here */

        /* Clear the interrupt source to acknowledge the hardware signal */
        MAILBOX_CH0_CLR = status;
    }

    /* Instruction synchronization barrier */
    __asm__ volatile("isb" ::: "memory");
}

시스템 엔지니어를 위한 하드웨어 Mailbox IP 디버깅 및 개발 팁

실시간 운영체제(RTOS) 환경과 Linux 커널이 동시에 작동하는 시스템에서 Mailbox 인터럽트 유실이나 지연 문제를 분석하는 것은 매우 까다롭습니다. 효율적인 디버깅을 위해 하드웨어 트레이싱 툴을 활용해야 합니다. Lauterbach TRACE32 하드웨어 또는 Segger J-Link를 사용하여 Mailbox 제어 레지스터 영역인 0x40020000 부근에 메모리 액세스 브레이크포인트(Access Breakpoint)를 설정하십시오. 인터럽트가 정상적으로 트리거되는지 유동적으로 관찰하려면 하드웨어 로직 분석기를 사용하여 칩셋의 물리적인 외부 인터럽트 테스트 핀을 샘플링하는 방법도 권장합니다. Linux 커널 가상 파일 시스템인 /proc/interrupts 명령어를 활용하여 이기종 통신용 하드웨어 인터럽트 카운트가 정상적으로 증가하는지 주기적으로 확인하십시오.

하드웨어 Mailbox 연동 시 엔지니어가 흔히 하는 실수와 예외 해결책

캐시 플러시 누락으로 인한 수신 코어 Stale Data 읽기 오류

송신 코어(Cortex-A)가 L1/L2 데이터 캐시를 사용하는 상태에서 물리 RAM에 메시지를 작성한 뒤 캐시를 비우지 않고 Mailbox 레지스터를 트리거하면 에러가 발생합니다. 수신 코어(Cortex-M)는 캐시되지 않은 가상 주소 또는 실제 물리 RAM에서 데이터를 읽어 들이므로 과거의 잘못된 데이터(Stale Data)를 참조하게 됩니다.

• 해결 방법(Mitigation): 송신 프로세서는 Mailbox 레지스터 주소에 데이터를 쓰기 직전, 해당 메모리 블록에 대해 데이터 캐시 플러시 오퍼레이션(DCCMVAC 또는 소프트웨어 아키텍처 API 레벨의 캐시 정리 함수)을 명확하게 실행해야 합니다. 수신 프로세서 역시 데이터를 읽기 전 자신의 데이터 캐시 라인을 무효화(Invalidate) 처리하십시오.

Interrupt Clear 레지스터 조작 누락으로 인한 인터럽트 무한 루프 락업

수신 핸들러 내부에서 하드웨어 인터럽트 플래그를 명확히 해제하지 않아 발생하는 시스템 장애입니다.

• 해결 방법(Mitigation): 수신 프로세서의 Mailbox_IRQHandler 내부에서 데이터 처리가 완료되거나 시작되는 시점에 반드시 MAILBOX_CH0_CLR 레지스터에 라이트 트랜잭션을 발생시켜 물리 신호 라인을 로우(Low) 상태로 되돌려야 합니다.

하드웨어 레벨 인터럽트 동기화 아키텍처 총평

이기종 멀티코어(AMP) 아키텍처 환경에서 Inter-Processor Interrupt (IPI)와 Mailbox IP는 독립된 실행 파일 간의 상태 동기화를 보장하는 핵심 물리 계층입니다. 레지스터 수준에서의 정밀한 트리거링과 인터럽트 클리어 시퀀스가 올바르게 구현되어야 시스템 무한 락업 현상을 방지할 수 있습니다. 완벽한 동기화를 위해서는 하드웨어 제어 레지스터 타이밍과 소프트웨어 계층의 메모리 배리어 명령어가 유기적으로 결합되어 아키텍처 설계에 반영되어야 합니다.